请各位高手帮助分析下,就是我在做特权同学的sdram实验的时候,为什么我串口发送的数据会是这样子呢?
01 02 03 04 05 06 07 07 09 0A 0B 0C 0D 0E 0F 0F
11 12 13 14 15 16 17 17 19 1A 1B 1C 1D 1E 1F 1F
21 22 23 24 25 26 27 27 29 2A 2B 2C 2D 2E 2F 2F
31 32 33 34 35 36 37 37 39 3A 3B 3C 3D 3E 3F 3F
41 42 43 44 45 46 47 47 49 4A 4B 4C 4D 4E 4F 4F
以此类推,就是每八位在最后都一位都是错的。
调试过,两个fifo读写都正常。串口发送也正常。最后问题落在了sdram控制模块,但是我调试了好几天,一直都是这个结果,希望高手给解答下,你们在做这个实验的时候有发现这个问题吗?
非常感谢!!
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小平头技术问答
修改的部分是sdram_wr_data.v中的数据写入控制部分,以及sdram_ctrl.v中的sdram_wr_ack与sdram_rd_ack这两个信号的赋值上,主要是要配合数据总线使wrfifo的读信号与数据总线占用同步,rdfifo的写信号与数据总线占用同步。修改要参考工作状态机work_state_r的转换时序。
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