Modelsim 仿真后总是no extended dataflow license exists@【FPGA/CPLD】

2019-03-25 07:53发布

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本帖最后由 feikufeirong 于 2015-2-12 16:34 编辑

code反复检查了应该没有问题 compile之后 同时simulate counter.vhd 和 counter.tb.vhd后不弹出波形页面，这时候再打开simulate 就只剩counter.vhd了
看了一些帖子，说出现no extended dataflow license exists 是signal matching有问题，但这么简单的一个小程序不应该啊 此帖出自小平头技术问答
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5条回答
feikufeirong
2019-03-25 13:56
< / 这是tb的
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.all;


ENTITY count_0_to_5_tb IS
END count_0_to_5_tb;

ARCHITECTURE behavior OF count_0_to_5_tb IS
   
    COMPONENT count_0_to_5  
    PORT(clk : IN  std_logic;
         count : buffer  std_logic_vector(2 downto 0);
         reset_n : IN  std_logic;
                        Q: out std_logic
        );
    END COMPONENT;

   signal clk : std_logic := '0';
   signal reset_n : std_logic := '1';

   signal count : std_logic_vector(2 downto 0);
        signal Q: std_logic;
   
   constant clk_period : time := 1 ms;
BEGIN
   
   uut: count_0_to_5 PORT MAP (
          clk => clk,
          count => count,
          reset_n => reset_n,
                         Q => Q
        );      

   
   clk_process :process
   begin
        clk <= '0';
        wait for clk_period/2;
        clk <= '1';
        wait for clk_period/2;
   end process;
  
  stim_proc: process
   begin         
        wait for 1 ms;
        reset_n <='0';
        wait for 1 ms;
        reset_n <='1';
        
  end process;

END;

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