CPLD使用原理图设计时，使用两个非门会被优化掉吗？

2019-03-25 07:54发布

站内问答 / FPGA
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鄙人刚学CPLD/FPGA，原理图设计过程中，想实现一个延时功能，准备通过两个非门实现，现在问题是，编译过程中使用两个非门会被优化掉吗？有没有哪位大侠知道
此帖出自小平头技术问答
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3条回答
U201015703
2019-03-25 16:12
我刚学不久，想通过两个非门实现延时功能，大侠，能不能具体讲解一下，我用的是Quartus 2 12.0

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