求大神看看这段程序啊

2019-03-25 07:54发布

站内问答 / FPGA
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  2. --当一组数据来到时，要求检测到55、AA两个字节，然后把两个字节后边的N个字节保存下来
  3. --这段程序我检测到55、aa两个数据后，拉高一个标志位falg，然后对rdsig计数N后，再拉低标志位
  4. --然后在下一模块，当标志位为1时，保存数据

  6. library ieee;
  7. use ieee.std_logic_1164.all;
  8. use ieee.std_logic_unsigned.all;

  10. entity frametest is
  11. port(
  12.         datain:in std_logic_vector(7 downto 0);
  13.         rdsig :in std_logic;                        --高电平时，一个字节的数据来到
  14.         flag  :out std_logic;                        --检测到帧头后，帧数据的长度
  15. );

  17. end entity frametest;

  19. architecture behav of frametest is
  20.         constant N:integer:=10;
  21.         constant framehead1:std_logic_vector(7 downto 0):="01010101";
  22.         constant framehead2:std_logic_vector(7 downto 0):="10101010";
  23.         signal cnt:integer:(0 to N+1);
  24. begin
  25.         process(rdsig)
  26.                 cin:integer:(0 to 1);
  27.         begin
  28.            if rising_edge(rdsig) then
  29.                 IF framehead1=datain then
  30.                         cin:=1;
  31.                 ELSIF cin=1 and framehead2=datain then
  32.                         flag<='1';           --当检测到第一二两个字节为55、AA时，标志位置1
  33.                 END IF;
  34.             end if;
  35.             
  36.            if cnt=N+1 then
  37.                 flag<='0';                --当有N个数据来到后，标志位置0
  38.            end if;
  39.         end process;

  41.         process(flag,rdsig)      --对flag的长度计数
  42.         begin
  43.                 if falling_edge(rdsig) then        --有数据到来
  44.                         if flag='1' then
  45.                                 cnt<=cnt+1;        --数据个数加1        
  46.                         elsif flag='0' then
  47.                                 cnt<=0;
  48.                         end if;
  49.                 end if;
  50.         end process;
  51. end behav;
复制代码


现在是：我用modelsim仿真，完全没问题啊！
可是下载到fpga里就变样了，我用示波器观察的，当N=1,2,3,4,5，7,8,9,11……时，flag的长度是包含N个rdsig。
可是当N=6的时候，flag的长度为3个rdsig；当N=10的时候，flag的长度为7个rdsig。
别的数字我就没试了~~
这是为什么呢？？百思不得其解啊~~ 此帖出自小平头技术问答
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3条回答
HDLWorld
2019-03-25 17:15
< / 1. 你这段代码语法错误很多， modelsim编译不可能通过。
2. 从逻辑上看，混合了上升沿和下降沿两种描述，时序不知道如何保证的。 代码中错误太多无法编译。

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