麻烦各位大神帮我看看。
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--Project3 --Toplevel.vhd --Boyuan Chen --12.11.14
-- top level
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Toplevel is
         port (SW    : in  std_logic_vector(3 downto 0);
          Clock : in  std_logic;
          Reset : in  std_logic;
                         DY    : in  std_logic_vector(3 downto 0);
          addx  : out std_logic_vector(3 downto 0);
          LED   : out std_logic_vector(3 downto 0));
end Toplevel;

architecture Behavioral of Toplevel is
       
        signal clk_temp : std_logic;
       
        component Microcode is
            port (SW : in  std_logic_vector(3 downto 0);
          Clock : in  std_logic;
          Reset : in  std_logic;
                         DY    : in  std_logic_vector(3 downto 0);
          addx  : out std_logic_vector(3 downto 0);
          LED   : out std_logic_vector(3 downto 0));
        end component;
       
        component clockdiv is
                 Generic (NN :integer :=1 );
                 Port (clkin,clr : in  STD_LOGIC;
                                  clkout : out  STD_LOGIC);
        end component;
       
begin
        U1: Microcode port map(SW=>SW, Clock=>clk_temp, reset=>reset,
                                                                        DY=>DY, addx=>addx, LED=>LED);
        U2: ClockDiv  port map(clkin=>clock, clr=>reset, clkout=>clk_temp);

end Behavioral;
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此帖出自小平头技术问答