vhdl代码综合warning

2019-03-25 07:59发布

Warning: Presettable and clearable registers converted to equivalent circuits with latches. Registers power-up to an undefined state, and DEVCLRn places the registers in an undefined state.
        Warning (13310): Register "addr~reg0" is converted into an equivalent circuit using register "addr~reg0_emulated" and latch "addr~reg0latch"



请问上面这是触发器么,ADATA与ALOAD这两个引脚什么意思,这段代码综合出来为什么为有这个warning???感谢各位了

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7条回答
coyoo
2019-03-25 20:12
澄海小辰 发表于 2014-9-8 00:00
你好,师兄,我想请问一下,我是一名学生,跨专业学的电子。没有virlog语言,模拟电路,数字电路的基础, ...

1、所谓数模电路基础,如果你真心不是本专业,买一本教科书作为参考即可;对于编程语言Verilg或VHDL还真是需要掌握一门才行;也可以随手弄一本参考书即可。
2、至于开发板,买一个100多块的板子即可,网上某宝有卖那种带下载电缆的而且附带例程的。买之前想好你学习Altera还是Xilinx;初学者建议先熟悉一家再说。

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