求助,Xilinx 如何抑制类似altera 带有taps的ram 移位register

2019-03-25 07:59发布

本帖最后由 koanzhongxue 于 2014-8-27 15:25 编辑

各位老师好:
      最近做个fpga的工程,移植altera 平台的工程到Xilinx 平台,其中altera 带有taps的移位寄存器,在1ms的时钟下,移位,但是每个taps 20bit 长,共30 个taps ,这样移位的同时就装载好了taps[29:0]  30bit长度的数据zh帧。
     xilinx平台下基于ram的移位寄存器没有带taps,请问如何 处理?  比特流 1ms 输出1bit ,50Hz的电文,周期20ms ,帧长30bit,所以延时600个比特,(1ms节拍),移位600ms后同时产生了一个30比特的数据帧用于校验匹配
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