modelsim仿真不符合逻辑

2019-03-25 07:59发布

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modelsim仿真verilog代码 发现结果不符合逻辑
代码里面两个信号相与   结果出来的信号竟然是不定态  这是什么原因？试了好几次都没找到原因 代码 代码 波形 波形
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1条回答
以撒
2019-03-25 11:36
< / 没有初始化

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