这个简单电路逻辑怎么用HDL描述？

2019-03-25 08:00发布

站内问答 / FPGA
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我不是学这个方面的，对这个不懂，无奈为了凑学分选了这门课，报告中有这么一道题目，请各位帮帮忙！
hdl.jpg
此帖出自小平头技术问答
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3条回答
仙猫
2019-03-25 14:02
< / process(CLK)
begin
   if (rising_edge(CLK)) then
      Q1 <= A;
      Q2 <= Q1;
   end if;
end process;

Y <= Q1 and Q2;

BTW，应该没有人是专门学这方面的。

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