布局布线之后某些模块并没有占资源问题

2019-03-25 08:00发布

站内问答 / FPGA
7255 3 1177
求大神指导啊，编译综合不报错，但是我看了这几个模块并没有占资源，signaltap观察这几个模块部工作的，为什么呀？怎样能让这几个模块正常布局布线呢？跪谢啦！ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
coyoo
2019-03-25 14:23
< / 这些模块的输入和输出并未实际连接；所以编译器任务这些模块在实际中是不使用的，就优化掉了，也即电路实际并未实现。

一周热门 更多>

相关问题