2019-03-25 08:00发布
coyoo 发表于 2014-8-14 10:15 这些模块的输入和输出并未实际连接；所以编译器任务这些模块在实际中是不使用的，就优化掉了，也即电路实际 ...
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此帖出自小平头技术问答
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非常感谢你的回答，可不可以再请教一下，可不可以设置他们不被优化掉，因为那些模块是根据条件来选择使用过不使用的。我的工程中的PLL也有这样的问题，PLL输出的时钟是选择使用的，一次只能用一个输出，但quartus布局布线只布一个时钟，程序内改变参数我就要换另一个时钟的，但是quartus并没有布线啊。有没有办法让quartus不优化掉暂时不用的信号？谢谢啦！
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