关于FPGA时钟管脚

2019-03-25 08:04发布

站内问答 / FPGA
5207 4 1030

我电路图中这样的连接正确吗？ 时钟ECKDB连n还是p有讲究吗？多谢多谢

此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
4条回答
3008202060
2019-03-25 10:16
仙猫 发表于 2014-6-23 11:49
若用的是差动时钟，需要接上一对p-n，单端信号的话就无所谓。

我也应该是单端信号吧，差动时钟啥意思啊？

一周热门 更多>

相关问题