请问Modelsim后仿出错的问题

2019-03-25 08:05发布

站内问答 / FPGA
3425 1 908
程序前仿真时序、功能均正确程序较大，系统时钟68M。后仿（Post-Route）出现问题：很多信号莫名其妙的变成红线，如图1所示，前仿没有这个问题。 图1.GIF

看modelsim中有如下错误提示：# ** Error: C:/Xilinx/12.3/ISE_DS/ISE/verilog/src/simprims/X_FF.v(104): $setup( negedge I &&& (in_clk_enable1 != 0):1284703722 ps, posedge CLK:1284703836 ps, 202 ps );#    Time: 1284703836 ps  Iteration: 2  Instance: /test/uut/TrackMode/int_clr_I_P/data_reg_1T_21

仿真图形中也有红 {MOD}显示，如图2所示。
图2.GIF
我在后仿前对最主要的时钟加了时间约束，时钟为68M，约束限制其PERIOD为一个时钟周期以内（14ns）
如图3、图4所示：

图3.GIF

图4.GIF




ucf文件中的约束信息：
#Created by Constraints Editor (xc3s1400an-fgg676-5) - 2013/05/10
NET "RTM/U1/GClk_BT1" TNM_NET = RTM/U1/GClk_BT1;
TIMESPEC TS_RTM_U1_GClk_BT1 = PERIOD "RTM/U1/GClk_BT1" 14 ns HIGH 50%;


请问这种问题该如何解决？

[ 本帖最后由 godjohsn 于 2013-5-10 16:21 编辑 ] 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
1条回答
lihaie
2019-03-25 13:59
< / 你好，我也仿真遇到了这个问题，您解决了吗

一周热门 更多>

相关问题