这个相位检测算法可以用verilog hdl描述吗？

2019-03-25 08:09发布

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这个相位检测算法可以用verilog hdl描述吗？里面涉及太多延时或计时，头都大了。
此帖出自小平头技术问答
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9条回答
pengwenxue
2019-03-25 18:02
            MOV         R4,#39H                         ;//R4=17H(39H)
            JB        PHASE_REQUEST,PHASE_DETECT_20   ;//有相位请求吗?
            RET              
PHASE_DETECT_20:       
        JB        T1,$                               
        JNB        T1,$                                  
            CLR        EA
            CLR        PHASE_CLAMP                         ;//P14=0,PHASE SWITCH OFF              
        DJNZ         R4,$                                  
        SETB        PHASE_CLAMP                          ;//P14=1,PHASE SWITCH ON        

这一小段汇编程序如何用verilog hdl的循环语句实现

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