这个相位检测算法可以用verilog hdl描述吗？

2019-03-25 08:09发布

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这个相位检测算法可以用verilog hdl描述吗？里面涉及太多延时或计时，头都大了。
此帖出自小平头技术问答
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9条回答
仙猫
2019-03-26 03:04
用VHDL写的状态机例子如下或可供参考，用什么语言无关，具体写法也随便，有此思路即可。

if rising_edge(clock) then
  if (state = 0) then
    任务[A];
    state <= state + 1;     -- 执行完本次state的任务[A]之后，即进入下次任务的准备

  elsif (state = 1) then
    if (条件[B]) then
      cnt <= 100;
      state <= state + 1;  -- 等满足条件[B]之后，方进入下次任务的准备
    end if;

  elsif (state = 2) then
    if (cnt > 0]) then
      cnt <= cnt - 1;
    else
      state <= state + 1;  -- 等待100个clock的延迟之后，进入下次任务的准备
    end if;

  elsif (state = 3) then
    ...
    ...
    ...
  end if
end if

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