该流程图如何verilog hdl描述

2019-03-25 08:09发布

站内问答 / FPGA
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该流程图如何verilog hdl描述出来。另外，“测量电磁阀开9秒然后再关107秒”可以用task描述吗？
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3条回答
pengwenxue
2019-03-25 12:02
版主，问题是“测量电磁阀开9s然后再关9s”在流程图里执行了3次呀，我怎么就觉得“测量电磁阀开9s然后再关9s”在汇编或c++里相当于是一个子程序呢？

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