CPLD如何实现频率相加？

2019-03-25 08:12发布

站内问答 / FPGA
13504 7 941
      最近再测试手上一个比较成熟的主板，CPLD的输入信号为60M/8192=7.324kHZ，CPLD的时钟为60MHZ，测试输出端竟然为7.5M+7.324k的频率。
在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料，如数字锁相环，数字倍频等均不能实现这一的输出，请大家帮忙分析一下，谢谢！
此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
7条回答
qiang6091
2019-03-25 14:49
本帖最后由 qiang6091 于 2014-2-18 11:13 编辑

楼上，恕我愚钝。能详细说说计数器怎么实现吗？一个60M晶振的CPLD怎么实现7.50732MHZ的输出？

一周热门 更多>

相关问题