CPLD如何实现频率相加？

2019-03-25 08:12发布

站内问答 / FPGA
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      最近再测试手上一个比较成熟的主板，CPLD的输入信号为60M/8192=7.324kHZ，CPLD的时钟为60MHZ，测试输出端竟然为7.5M+7.324k的频率。
在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料，如数字锁相环，数字倍频等均不能实现这一的输出，请大家帮忙分析一下，谢谢！
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7条回答
fsyicheng
2019-03-25 17:46
计数器很难实现，7.50732MHZ这个频率跟60M的倍数太多小数点了。

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