FPGA做AD采样，这种情况如何编程？

2019-03-25 08:15发布

站内问答 / FPGA
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通过译码来选通要采样的模拟量，比如有6路选通、即有六路模拟量；这样的话，需采样六次才能将所有模拟量采完，然后分别处理这六个量。
如果采样一路的话，感觉好处理一些，循环采样六路，应该如何用verilog HDL来写？
之前觉得AD采样一次本身可以用一个状态机，但是外面还有六个选通的大状态，不知道怎么处理。
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14条回答
kdy
2019-03-26 19:50
那是模拟开关方式吧？
因为你用了选通n路，所以采样速度必须是选通速度的1/n
这样这要一个状态机就行了啊。选通只是状态之一啊，时间来的及。
s2：  cs = 3‘h01；
s3：  //1通道干活
s4：  //1通道干活
s5：  cs = 3‘h02；
s6：  //2通道干活
...................................共有Sm个
状态机时钟速度比采样速度要快m倍

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