FPGA中的延迟问题

2019-03-25 08:16发布

各个子模块仿真的时候没问题,但是顶层模块调用之后各个输出数据会延迟几个时钟周期,这是为什么啊?什么情况下会出现这种延迟?调用的时候应该注意些什么
    谢谢啦~~ 此帖出自小平头技术问答
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8条回答
fsyicheng
2019-03-25 13:01
< / 你可以这样尝试一下,随便拿一个你认为仿真正确的模块A,然后给这个模块A写一个顶层,这个顶层也就指包换了一个模块,如果你仿真这个新写的顶层没有问题,那就是你原来顶层的代码有问题,如果你这个仿真也出现问题,你就是你的问题了

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