FPGA中的延迟问题

2019-03-25 08:16发布

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各个子模块仿真的时候没问题，但是顶层模块调用之后各个输出数据会延迟几个时钟周期，这是为什么啊？什么情况下会出现这种延迟？调用的时候应该注意些什么
    谢谢啦~~ 此帖出自小平头技术问答
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8条回答
hy_ever
2019-03-25 19:49
什么意思啊，请具体说明一下吧，谢谢啦~~

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