收发器在接收端为什么要采用一个bitslip模块以及该模块的实现

2019-03-25 08:18发布

站内问答 / FPGA
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RT。
采用了altlvds_tx和altlvds_rx核，在接收端串行转并行以后，采用了一个bitslip模块。好像完成了一个比特偏移的功能。
这里不是很明白为什么要采用bitslip，还有如果要自己用verilog来实现的话应该怎么做？
网上查了好久，很少有这方面的资料。求助大家了，十分感谢！ 此帖出自小平头技术问答
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4条回答
kdy
2019-03-25 22:39
时钟和数据在PCB上的等长处理后是Skew可以忽略不计的，进入FPGA后时钟和数据的延时差别较大，时钟Skew小延时大，数据Skew大延时小。
因此高速的串行都是在数据上直接恢复时钟的。

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