{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 robertslyh 的问题《FPGA的时钟脚分配以及时钟网络的疑惑》','https://www.xiaopingtou.net/q-14907.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
在调Cyclone V的ddr3硬核的时候，里面给ddr3的本地时钟管脚分配时必须要和别的硬核功能管脚在同一个bank，否则编译不通过。
但是我采用的FPGA时钟信号在另一个bank。后来发现在管脚分配(pin planner)里面，和硬核功能管脚在同一个bank里面是有一些全局时钟(GCLK)管脚的。如果我直接把这个管脚当作是ddr3的本地时钟输入，分配好以后ddr3是否就相当于已经输入本地时钟了？这里对这些全局时钟还不是很明白，是不是说给了FPGA时钟以后，其他的GCLK都呈现了这个原始时钟的特性，直接分配就可以了？还是得通过一些其他设置？
谢谢大家！
此帖出自小平头技术问答
但是我采用的FPGA时钟信号在另一个bank。后来发现在管脚分配(pin planner)里面，和硬核功能管脚在同一个bank里面是有一些全局时钟(GCLK)管脚的。如果我直接把这个管脚当作是ddr3的本地时钟输入，分配好以后ddr3是否就相当于已经输入本地时钟了？这里对这些全局时钟还不是很明白，是不是说给了FPGA时钟以后，其他的GCLK都呈现了这个原始时钟的特性，直接分配就可以了？还是得通过一些其他设置？
谢谢大家！
此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
弱弱地问一下，我这里FPGA的时钟也就是外部晶振的输入脚比如是PIN1，我给DDR3分配了一个时钟脚是PIN2，这个PIN2脚是GCLK(之所以分配PIN2是因为硬核各个功能脚和PIN2在一个bank，和PIN1不在一个bank)。那这里这个PIN2脚的频率和外部晶振输入PIN1脚的频率有没有关系，它们是相等的关系吗?
因为我在进行管脚分配的时候只能用PIN2这个全局时钟作为DDR3的参考时钟了，所以想知道这个PIN2脚和PIN1脚的时钟频率是否相等，是不是可以直接用？还是说必须通过quartus这个软件里面设置一下这个PIN2脚的输出频率？
不知道意思有没有说清楚，麻烦版大了！
真心谢谢版大的指导啊
一周热门 更多>