【求助帖】关于V7的DDR3问题

2019-03-25 08:21发布

站内问答 / FPGA
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最近在调V7 485t的DDR3，用的ISE14.4，MIG1.8 ，生成的IP核无论仿真还是板测，其中的app_rdy这个信号始终为低电平，数据手册说原因有两个，一是正在读或者写，二是phy还没有复位好。上电复位后app_rdy信号应该为高的，但是从来都是低电平。


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1条回答
kdy
2019-03-25 14:18
< / 无疑使复位和时钟的问题

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