有关分频的程序

2019-03-25 08:21发布

站内问答 / FPGA
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我写了一个FPGA  50MHZ分频为1HZ的程序，不过好像不对，大家帮我看看哪里不对。

reg[22:0] counter;
reg[1:0] clkout;

always @(posedge clk)
begin
        if(counter==25_000_000)
        begin
                clkout<=!clkout;
                counter<=1'b1;
        end       
        else
        begin
                counter<=counter+1'b1;
        end       
end 此帖出自小平头技术问答
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6条回答
kdy
2019-03-25 22:12
呵呵，leo挺勤快啊，都上岗了！8错8错
1、位宽不够
2、clkout应该是reg不是[1:0],否则"！"有歧义
3、一般不用=1，而是用（count==25000000-1）
语法错误不算，最后一条会使综合器产生不同的计数器形式，
带load和复位2中计数器，后者简单，所以一般用count=0

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