我写了一个FPGA  50MHZ分频为1HZ的程序，不过好像不对，大家帮我看看哪里不对。

reg[22:0] counter;
reg[1:0] clkout;

always @(posedge clk)
begin
        if(counter==25_000_000)
        begin
                clkout<=!clkout;
                counter<=1'b1;
        end       
        else
        begin
                counter<=counter+1'b1;
        end       
end 此帖出自小平头技术问答