有关分频的程序

2019-03-25 08:21发布

我写了一个FPGA  50MHZ分频为1HZ的程序,不过好像不对,大家帮我看看哪里不对。

reg[22:0] counter;
reg[1:0] clkout;

always @(posedge clk)
begin
        if(counter==25_000_000)
        begin
                clkout<=!clkout;
                counter<=1'b1;
        end       
        else
        begin
                counter<=counter+1'b1;
        end       
end 此帖出自小平头技术问答
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6条回答
hjl240
2019-03-26 04:33
我把reg[22:0] counter改为reg[24:0] counter;之后,就出现正确的现象了,,哈哈,虽然还是初学者,却犯了那么简单错误,是我不够细心,不应该呀。。还有真谢谢你

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