verilog 乘法器求助

2019-03-25 08:21发布

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我想做一个乘法器，2位二进制输入a[1:0]  b[1:0]  ,输出端c[3:0]，程序如下，但我发现，若a=2,b=2,则c=5； 若a=2,b=3，则c=7，结果总是大1个数。（这样写乘法器，可能繁琐，但是理论上是行得通的，为什么结果就是不对）程序如下：
module mult(a,b,c);
input [1:0] a,b;
output [3:0] c;
reg [3:0]c;
always@(a,b)
begin
if(a==0 || b==0)
c=0;
else if(a==1)
c=b;
else if(b==1)
c=a;
else if(a==2 && b==2)
c=4;
else if(a==2 && b==3)
c=6;
else if(a==3 && b==2)
c=6;
else if(a==3 && b==3)
c=9;
end
endmodule 此帖出自小平头技术问答
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19条回答
kdy
2019-03-26 18:02
月痕说的对，7分频当然是计数到6变0,。
module cntt7(clk,rst,out);
input clk,rst;
output out;
reg[2:0]temp;

always@(posedge clk)
begin
        if(rst)
                temp<=0;
        else
                begin
                        temp<=temp+1;
                        if(temp==6)
                                temp<=0;         
               end
end
wire out = (temp==3'b1);//随便是0-6都行，占空比是1:7的分频
endmodule


可以参考下：http://bbs.eeworld.com.cn/thread-375207-1-1.html
了解下always

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