verilog 乘法器求助

2019-03-25 08:21发布

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我想做一个乘法器，2位二进制输入a[1:0]  b[1:0]  ,输出端c[3:0]，程序如下，但我发现，若a=2,b=2,则c=5； 若a=2,b=3，则c=7，结果总是大1个数。（这样写乘法器，可能繁琐，但是理论上是行得通的，为什么结果就是不对）程序如下：
module mult(a,b,c);
input [1:0] a,b;
output [3:0] c;
reg [3:0]c;
always@(a,b)
begin
if(a==0 || b==0)
c=0;
else if(a==1)
c=b;
else if(b==1)
c=a;
else if(a==2 && b==2)
c=4;
else if(a==2 && b==3)
c=6;
else if(a==3 && b==2)
c=6;
else if(a==3 && b==3)
c=9;
end
endmodule 此帖出自小平头技术问答
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19条回答
kdy
2019-03-26 23:08
这种写法不是很推荐，
这是因为：实际上always出现了这样的语句
always （）
begin
   co<=0;
   if(sum==6)
   co<=1;
end

这种情况不利于阅读，虽然语法上是成立的。就像C里面的GOTO一样
BTW：对同一个变量在同一个时钟沿赋值不属于阻塞非阻塞的范畴。

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