verilog 乘法器求助

2019-03-25 08:21发布

我想做一个乘法器,2位二进制输入a[1:0]  b[1:0]  ,输出端c[3:0],程序如下,但我发现,若a=2,b=2,则c=5; 若a=2,b=3,则c=7,结果总是大1个数。(这样写乘法器,可能繁琐,但是理论上是行得通的,为什么结果就是不对)程序如下:
module mult(a,b,c);
input [1:0] a,b;
output [3:0] c;
reg [3:0]c;
always@(a,b)
begin
if(a==0 || b==0)
c=0;
else if(a==1)
c=b;
else if(b==1)
c=a;
else if(a==2 && b==2)
c=4;
else if(a==2 && b==3)
c=6;
else if(a==3 && b==2)
c=6;
else if(a==3 && b==3)
c=9;
end
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19条回答
allenwang6392
2019-03-27 17:01
是这样子的,这个程序在functional 仿真下一开始是低电平,7个周期后一直保持高电平
在Timing 仿真模式下从一开始就是高电平。
我不理解,那到底应该相信哪个,按理说后仿真应该就考虑了信号延时,但怎么结果差这么多

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