DDR3 with UniPHY的Avalon-MM接口控制应该怎么设计

2019-03-25 08:22发布

RT.
产生的DDR3实例里面与ddr3读写最有关的应该是这些pin了吧:
avl_ready_0,avl_burstbegin_0,avl_addr_0,avl_rdata_valid_0,avl_rdata_0      
avl_wdata_0 ,avl_be_0,avl_read_req_0,avl_write_req_0,avl_size_0。
之前对Avalon-MM接口的规范有所了解,但是也不是非常清楚应该怎么做。看Quartus II生成的例程上面,是有一个driver产生相应的AVL信号再通过merlin_master_translator和merlin_slave_translator再给DDR3的实例的。这里为啥要进行两次转换?不可以直接往DDR3实例里给相应的信号吗?
好多问题,求大家指导啊!刚开始做还不是非常了解@@ 此帖出自小平头技术问答
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