FPGA设计问题

2019-03-25 08:24发布

站内问答 / FPGA
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想问一下，在做FPGA设计时，各底层子模块功能和时序仿真正确，但是顶层模块仿真错误，（就是单独子模块仿真正确，但是整个模块仿真错误）这是什么原因产生的呢？有哪些解决方法？
2：还有 本来为了底层子模块时序好点，于是对每个子模块编辑仿真时做了时序约束，时序仿真结果不错，想LOGICLOCK，但是使用后子模块仿真时序结果错误。不知道什么原因，还有就是使用LOGICLOCK对时序约束后的子模块所存后，整个模块运行仿真时序结果会好么？（整个模块仿真不是重新布局布线么） 此帖出自小平头技术问答
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5条回答
yanjianguo
2019-03-25 17:18
子模块仿真正常，顶模块仿真错误，会不会是顶模块对子模块的信号传递调用上有问题。如果外部的输入信号同时被几个子模块引用的话。

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