关于FPGA中的LVDS电平-FPGA迷的回答

关于FPGA中的LVDS电平

2019-03-25 08:27发布

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我使用AD9230，它输出是LVDS电平，我把它的数据先接到了FPGA上。比如AD数据线是：AD0+到AD12+和AD0-到AD12-，这些数据在FPGA中怎么处理，是将正的和负的分别相减吗？此帖出自小平头技术问答

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6条回答

2019-03-26 05:30

不用相减，在不同的FPGA有不同的使用方式，Altera的一般只需关注正端就可以了，
ISE, Lattice的有对应的原语模块来做这种事儿，可以去查查文档，具体记不得了。