用PLL产生180度的时钟有问题

2019-03-25 08:33发布

站内问答 / FPGA
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我在Altera的FPGA里用了一个PLL,希望产生一个相位差为180度的时钟，就是和原来的时钟反向，但发现出来的时钟
和原时钟相位不是我期望的180度。那位知道该怎么办呢 ？谢谢 此帖出自小平头技术问答
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11条回答
lzxylwq
2019-03-26 04:54
相位差还是比较大的，62.5M的时钟周期是16ns，但相位差是10ns多

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