verilog ISE平台下仿真问题

2019-03-25 08:35发布

站内问答 / FPGA
8135 1 1244
module test(    input clk,    input [7:0] din,    output reg [7:0] dout    );

always @ (posedge clk) begin  dout <= din + 1;end
endmodule
为什么 出来的 RTL如图（加法器之间没有连线） ： 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
1条回答
eeleader
2019-03-25 17:00
< / 仔细看图!

一周热门 更多>

相关问题