vhdl语言的问题，用FPGA串口接受到一串数据，然后用这一串数据除以256，并将余数取出来。再用64除以这一个余数。
为什么会出错呢？原因好像是两端都要是实数。

下面程序中 h_pixel是串口接受的数据。some_level是常数256。
程序代码如下：
     RTR_int:= h_pixel/some_level;  --多少像素  一阶
     RTR_rec:=h_pixel rem some_level; --余数
     
     if RTR_rec>0 then
      n_pixel:=some_level/RTR_rec;  --余数中的，每多少像素补一个像素进去
      。。。。。。
    end if；



错误代码如下：
line 218: Operator <DIVIDE> must have constant operands or first operand must be power of 2

[ 本帖最后由 jinghong21 于 2013-3-4 10:36 编辑 ] 此帖出自小平头技术问答