全局时钟的信号整型

2019-03-25 08:37发布

站内问答 / FPGA
6248 9 1492
我用一个有源晶振输入，然后里面编了个10进制计数器，用示波器观察发现输出前几位还是正弦波，要到后3位输出才是方波，难道要在全局时钟进入后还要编4-5个非门做整型限副吗 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
9条回答
fsyicheng
2019-03-25 12:59
< / 朋友，你好。如果我没有理解错的话，你说的应该是在FPGA，CPLD之类的实验吧，如果没有AD或IO不带AD之类的话，单纯的IO口应该不可能有正弦波吧，是不是启动的时候的毛刺啊，或者是FPGA在启动配置过程捕捉到的上电电压。

一周热门 更多>

相关问题