请问平方加和除法运算如何用verilog实现？

2019-03-25 08:38发布

站内问答 / FPGA
1969 7 1480
要做一个如下运算：
yy.JPG
a、b、c、d均为实时输入的变量
全用IP核实现的话需要8个乘法器和一个除法器的IP核
且延时特别大

请问高手们是否有快速一些的近似算法？
此帖出自小平头技术问答
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7条回答
eeleader
2019-03-26 11:12
关于除法实现网上有很多方法，可以找个例子试试看.

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