新手求助,关于仿真的问题

2019-03-25 08:38发布

新学FPGA,自己写了段小程序,想做下仿真,但是仿真却没输出,请教各位我是什么地方不对?
源文件如下:
module CLK1(clkin,clkout);
input clkin;
output clkout;
reg[2:0] count1;
reg clkout;
always@(posedge clkin)
begin
if(count1[2:0]==7)
count1[2:0]=0;
else
count1[2:0]=count1[2:0]+1;
clkout=count1[2];
end
endmodule

下面是仿真激励文件:
`timescale 10 ns/ 1 ns
module CLK1_vlg_tst();
reg clkin;  
wire clkout;                                                                    
CLK1 i1 (
.clkin(clkin),
.clkout(clkout)
);
initial                                                
begin                                            
clkin=0;
forever
  begin
    #1 clkin=~clkin;   
  end                                    
end                                                   
endmodule

下面是仿真波形: 此帖出自小平头技术问答
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4条回答
waiwai788
2019-03-25 16:39
最基本的问题,时序电路不能用阻塞赋值语句
if(count1[2:0]==7)
count1[2:0]=0;
else
count1[2:0]=count1[2:0]+1;
clkout=count1[2];
改为
if(count1 == 3'd7)
count1 <= 3'd0;
clkout <= clkout;
else
count1 <= count1 +1'b1;
clkout <= count1 [2];

[ 本帖最后由 waiwai788 于 2013-1-23 22:46 编辑 ]

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