时序仿真正确，RTL视图中输入引脚没连上任何信号

2019-03-25 08:40发布

站内问答 / FPGA
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时序仿真是正确的，但rtl视图上有些引脚就是没连上，我编了一个小程序试了试，输入为16位，当输出为16位时，rtl输入引脚连接上了，但为虚线，当输出为32位时，输入引脚就没连接上，很奇怪啊，ise 为13.1 此帖出自小平头技术问答
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7条回答
1559638992
2019-03-25 21:33
rtl中datain没有和任何管脚连接，若将dataout改为[15:0]，datain就和寄存器连接上了，但为虚线

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