CPLD 产生脉宽可调PWM信号

2019-03-25 08:40发布

站内问答 / FPGA
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各位大神，我用altera公司的EPM240做了一个pwm输出，项目要求：脉宽为10ns~100ns可调，幅值为3.3，频率为100k，脉冲信号的上升时间小于5ns。但是我做出来的上升时间都快50ns了，但是技术工程师说IO的响应时间为ps级别，我的为什么实现不了，请大家帮忙指导！ 此帖出自小平头技术问答
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14条回答
仙猫
2019-03-25 21:05
楼主似乎很介意把问题描述得更清晰一些？
1、所谓容性负载并非接电容才有的，导线走长了就有分布电容，开集/开漏输出的上拉电阻大了就会引起明显的延迟。
2、PWM本来就是ON/OFF切换出来的方波，滤波之后才可能变成平滑的直流。

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