时序约束问题

2019-03-25 08:42发布

站内问答 / FPGA
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设计在timequest时序仿真时，会出现setup建立时间时序问题。问一下，是不是一定要修改成slack为正才表示工程能正常运行，对于两个引脚间数据延时很大该怎么修改， 此帖出自小平头技术问答
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2条回答
eeleader
2019-03-25 18:35
用同步设计就可以了

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