LVPECL问题

2019-03-25 08:43发布

站内问答 / FPGA
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有个问题，请教大家，如果有个LVPECL的信号Q和Q把，怎么输入到FPGA中去啊？作为外部时钟输入。在管脚分配的时候，选LVPECL外，里面代友怎么写？要描述下，Q和Q把 的逻辑关系就好了？还是要怎么样的？困惑中。 此帖出自小平头技术问答
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2条回答
XLSHEN
2019-03-25 14:27
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