问个wire定义问题

2019-03-25 08:46发布

站内问答 / FPGA
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小弟刚学习verilog，关于有一下问题请路过的大哥帮忙解释一下谢谢
声明 wier[7:0 ] bus,wier[0:40] bus1

bus[2:0]//选择的是BUS的低3位；
bus1[0:1]//选择的是bus1的高2位
bus选择低3位我能理解因为最高位是7吗；
但是bus1的高二位请问怎么理解，请大哥麻烦说下，0 1为什么是最高位了
谢谢，谢谢谢谢 此帖出自小平头技术问答
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3条回答
00750
2019-03-25 18:54
< / verilog规定wire[MSB:LSB] or reg[MSB:LSB],这样可以理解吗

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