求verilog HDL代码

2019-03-25 08:46发布

站内问答 / FPGA
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我该如何实现以下功能(verilog HDL代码)：当A为高电平，并持续5s，那么B输出为高；如果A为低电平，且持续5s，那么B输出为低。请大家指点迷津 此帖出自小平头技术问答
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2条回答
luyucan001
2019-03-25 17:43
隔1.5s采样一次，采样三次，判断，再输出

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