怎么使用Qsys中的FIFO？？？？？？？？

2019-03-25 08:48发布

站内问答 / FPGA
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我需要一个如下描述的fifo ，请问大侠们在 Qsys 中能实现吗？：
1. 深度为2byte
2. 32位宽
3. 有满状态，半满状态，空状态标志位。
4. 输入时钟和输出时钟可受控。
5. 像ram一样在IP核内有一个地址。
请问大侠们，这样的FIFO在Qsys中能实现吗？怎么才能实现？
求大侠们指教。。 此帖出自小平头技术问答
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1条回答
eeleader
2019-03-25 14:16
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