FPGA的输入数据和输入时钟不同步

2019-03-25 08:54发布

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AD芯片输出数据和时钟到FPGA，本来是同步的，但数据又通过了差分转单端芯片，导致数据和时钟不同步，在FPGA采到的数据出现毛刺，这种情况怎么解决？如何把数据和时钟做到同步，再在FPGA内进行跨时钟域的同步设计！ 此帖出自小平头技术问答
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5条回答
fuyaolong
2019-03-25 12:00
首先确定你的时钟频率是多少，如果是低速，很好解决，使用PLL或LCELL将输入时钟移相，使时钟和数据中心对齐，内部跨时钟域传输可以使用异步FIFO来实现

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