FPGA的输入数据和输入时钟不同步

2019-03-25 08:54发布

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AD芯片输出数据和时钟到FPGA，本来是同步的，但数据又通过了差分转单端芯片，导致数据和时钟不同步，在FPGA采到的数据出现毛刺，这种情况怎么解决？如何把数据和时钟做到同步，再在FPGA内进行跨时钟域的同步设计！ 此帖出自小平头技术问答
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5条回答
Crazy_HUA
2019-03-25 16:24
有个不是很靠谱的方法，就是在FPGA里做在线调试抓这两个不同步的信号，然后做时钟相移。
比较好的方法：
1、就是2楼说的，加RAM做同步；
2、考虑消除差分转单端芯片引起的问题。

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