基于FPGA实时视频采集传输系统的时钟约束问题

2019-03-25 08:54发布

站内问答 / FPGA
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我做的是基于FPGA的视频采集传输系统，板子是DE2-115,摄像头500W像素，用VerilogHDL 编程在Quratus II中下到板子上，通过VGA接口连接本地模拟显示器以显示实时视频.现在知道时钟出了问题，显示不正确。有哪位知道关于Timing的部分具体该注意些什么 此帖出自小平头技术问答
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9条回答
学堂猫猴子
2019-03-26 02:41
可能是VGA显示控制器的时序，也可能是SDRAM的时序，还可能是视频数据RGB处理的部分有问题

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