基于FPGA实时视频采集传输系统的时钟约束问题

2019-03-25 08:54发布

站内问答 / FPGA
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我做的是基于FPGA的视频采集传输系统，板子是DE2-115,摄像头500W像素，用VerilogHDL 编程在Quratus II中下到板子上，通过VGA接口连接本地模拟显示器以显示实时视频.现在知道时钟出了问题，显示不正确。有哪位知道关于Timing的部分具体该注意些什么 此帖出自小平头技术问答
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9条回答
Crazy_HUA
2019-03-26 20:09
代码貌似不是很多，也不难，没注释看起来还是不方便！
大概浏览了一下，你的处理也不多，给你提几点建议，你自己查看查看；
1、RGB的 {MOD}值处理会产生N个像素时钟的延迟，这时候记得给场和行同步信号也延迟N个像素时钟；
2、现在很多VGA的厂家出的产品都不符合VGA标准，也就是行和场的信号可能需要取反后处理，这个你可以用示波器点一下输入的行场信号，看看跟你的处理是否一样；
3、没看到你的SRAM缓冲的代码，不知道同步做的咋样；
4、记得，VGA是有行场同步标准的，在FPGA里必须保证行场信号和像素值的同步；
5、只要同步做好，是不会出现花屏的。

以上是我的个人观点，有说的不对请指教！

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